5月25日，，，，，，在2026国际电路与系统钻研会上，，，，，，华为公司董事、半导体营业部总裁何庭波宣布“韬（τ）定律”，，，，，，这是中国企业在全球半导体领域首次提出引领工业生长的新原则。。。。。。。 近年来，，，，，，摩尔定律面临物理极限和经济效益的挑战，，，，，，晶体管尺寸缩小带来的盈利逐渐消退。。。。。。。在这一配景下，，，，，，韬定律提出以时间缩微替换几何缩微，，，，，，以系统性降低时间常数τ为目的，，，，，，通过逻辑折叠等立异手艺一连压缩信号撒播时延，，，，，，进一步提升晶体管密度，，，，，，提高芯片的性能。。。。。。。 韬定律和逻辑折叠等手艺相较于古板的设计要领有什么样的优势？
？？？？华为提出的新路径可能对半导体行业的生长爆发什么样的影响？
？？？？推广的历程中又可能面临什么样的挑战？
？？？？视察者网与资深芯片研究专家、《芯片简史》作者汪波举行了对话。。。。。。。 汪波：恒久以来，，，，，，业界一直通过几何缩微来提高芯片的性能，，，，，，这带来两种相反的趋势：一方面，，，，，，晶体管的尺寸一直缩。。。。。。。，，，开关速率越来越快；；；；另一方面，，，，，，晶体管之间的连线变得越来越细，，，，，，时间延迟反而变得越来越长。。。。。。。 在早期，，，，，，时间延迟的问题并不严重。。。。。。。但凭证摩尔定律，，，，，，集成电路上可容纳的晶体管数目每两年增添一倍，，，，，，以是随着晶体管的尺寸变。。。。。。。，，，处置惩罚速率变得更快，，，，，，盘算能力变得更强，，，，，，影响数据读写速率的互连却变得越来越慢。。。。。。。由于盘算机是一个整体，，，，，，有盘算也有存储，，，，，，瓶颈从早期的盘算速率转移到现在的时间延迟。。。。。。。 韬定律提出的配景，，，，，，就是摩尔定律正在放缓，，，，，，在尺寸缩微爆发的效益越来越微弱的情形下，，，，，，华为追求直接解决时间延迟的问题。。。。。。。通过降低芯片、电路以致系统层面上的时间延迟，，，，，，降低盘算、存储和通讯之间的延迟，，，，，，更根外地解决这个问题。。。。。。。 时间和空间着实是一体两面的，，，，，，并非相互对立，，，，，，而是相互关联的。。。。。。。好比说，，，，，，我们通过缩小尺寸让晶体管速率更快，，，，，，现实上也是抵达了时间缩微的效果。。。。。。；；；；ü呒鄣缩短有用的连线，，，，，，从而直接镌汰时间延迟，，，，，，同样是实现时间缩微的目的。。。。。。。两者的效果是相同的。。。。。。。 以是，，，，，，韬定律和摩尔定律并不是相互矛盾的，，，，，，两者是相互兼容的关系。。。。。。。我以为，，，，，，韬定律更贴近芯片盘算的实质，，，，，，芯片就是要处置惩罚信息，，，，，，用户更关注处置惩罚信息所需的时间，，，，，，而不是使用了几多个晶体管或者晶体管的尺寸有多大。。。。。。。韬定律开发了一条不依赖尺寸缩微的新设计路径，，，，，，可以在没有最先进光刻机的情形下制造出综合性能相当的芯片。。。。。。。 视察者网：为实现τ缩微，，，，，，华为在论文中提出了逻辑折叠（LogicFolding）的设计要领，，，，，，不再接纳古板的平面设计，，，，，，而是将要害路径上的门电路漫衍到两个、未来甚至更多个笔直堆叠的有源层中。。。。。。。这与行业已经在推动的3D堆叠封装手艺有哪些差别？
？？？？与古板设计方法相比，，，，，，逻辑折叠具有什么样的优势？
？？？？ 汪波：外貌上看，，，，，，华为提出的逻辑折叠和业界已经大规模使用的3D堆叠有许多相似之处，，，，，，但实质照旧有很大的区别。。。。。。。已经获得接纳的3D堆叠，，，，，，接纳的设计要领照旧先在二维平面上举行平面的设计，，，，，，完成一层的设计后再设计一层，，，，，，然后堆叠成三维。。。。。。。 逻辑折叠则是从最初就把功效统筹漫衍在一个三维空间上，，，，，，举行更无邪、更高自由度的结构设计。。。。。。。一个功效或者某一个？
？？？？椋，，，一最先就分在两层上，，，，，，形成上下笔直的关联，，，，，，相互之间的距离更短，，，，，，要害路径会更短，，，，，，时间延迟也会更少。。。。。。。 逻辑折叠并不是针对封装或制造方面的立异，，，，，，而是为了贯彻韬定律、镌汰时间延迟提出的一个新路径。。。。。。。以是，，，，，，它详细接纳的某些手艺，，，，，，可能与学术界和工业界研究的手艺保存重合，，，，，，甚至直接接纳现有的一些手艺。。。。。。。 别的，，，，，，华为提出的逻辑折叠不但限于芯片层面，，，，，，向上提出了系统层级的逻辑折叠，，，，，，向下尚有电路层级的逻辑折叠。。。。。。。在系统层，，，，，，主要是越发笼统的时间折叠，，，，，，通过镌汰电路板之间的传输延迟，，，，，，实现更紧凑、更高速的逻辑运算。。。。。。。 在更小的电路层，，，，，，一颗芯片上的电路？
？？？？橐猜衍在上下两层，，，，，，然后互连起来，，，，，，镌汰要害路径长度。。。。。。。芯片层的逻辑堆叠只需要在特定接口上引出一些线来举行上下层的互连，，，，，，毗连线并未几，，，，，，毗连线之间的间距也较量长，，，，，，约莫在40-50微米左右。。。。。。。与之相比，，，，，，电路层级的逻辑堆叠需要很是多的互连线，，，，，，间距可能需要缩短到2微米甚至1微米，，，，，，关于工艺和设计都是很是大的挑战。。。。。。。 视察者网：随着人工智能（AI）手艺的高速生长，，，，，，关于算力的需求节节攀升，，，，，，怎样提高AI系统的性能成为业界关注的焦点。。。。。。。针对AI系统，，，，，，华为提出以统一总线（Unified Bus）+高密度光互连节点引擎（HiONE）+3D折叠协同实现τ缩微。。。。。。。与现有的AI系统设计相比，，，，，，这些手艺可以从哪些方面镌汰数据传输延迟，，，，，，从而实现性能提升？
？？？？ 汪波：华为宣布的预印本论文中指出，，，，，，在大型AI集群中，，，，，，凌驾80%的能量被消耗在数据移动上。。。。。。。这个数据搬移的历程，，，，，，有很大的时间延迟。。。。。。；；；；攵訟I数据中心提出的三方面手艺，，，，，，就是为了镌汰这些延迟，，，，，，在系统层级而非芯片层级上缩小时间延迟。。。。。。。 第一点就是统一总线，，，，，，简称UB。。。。。。。古板芯片之间可能接纳许多差别的协议，，，，，，数据穿过多层协议的历程中，，，，，，每一次协议转换都会增添延迟。。。。。。。统一总线就是要用简单协议取而代之，，，，，，缩短转换带来的延迟，，，，，，现在可以实现延迟降低500倍，，，，，，从数十微秒下降到0.1微秒左右。。。。。。。 第二点是高密度光互连节点引擎Hi-ONE，，，，，，用光纤取代古板的铜缆。。。。。。；；；；苤浠チ虐迳辖幽赏拢，，，但铜缆速率较量慢，，，，，，需要消耗许多的电力，，，，，，并且也很粗笨。。。。。。。改用光互连可以镌汰时间延迟和功耗，，，，，，并且显著提高带宽，，，，，，每个？
？？？？槟芄惶峁8Tb/s的传输速率。。。。。。。 最后一点就是3D折叠手艺。。。。。。。古板的2.5D折叠中，，，，，，CPU或GPU位于中心，，，，，，种种存储器排布在周围，，，，，，通过总线互连起来。。。。。。。若是GPU的边长增添到原来的两倍，，，，，，它的面积将增添到原来的四倍，，，，，，盘算能力也酿成四倍，，，，，，但排布在边沿的存储器都只能增添到两倍。。。。。。。这就形成了平方增添曲线与线性增添曲线之间的差别，，，，，，GPU增大的越多，，，，，，差别就越大。。。。。。。 3D折叠则是把存储器堆叠到GPU上方，，，，，，使它们占用相同的面积，，，，，，GPU面积扩大几多倍，，，，，，存储也同样扩大几多倍。。。。。。。这样就可以使盘算和存储凭证一律的速率增添，，，，，，镌汰存储方面的瓶颈。。。。。。。 视察者网：凭证论文给出的指标，，，，，，逻辑折叠可以有用提高晶体管密度和镌汰信号延迟，，，，，，从而实现降低τ的目的。。。。。。。但另一方面，，，，，，这也可能带来芯片功耗、散热、良率等方面的挑战，，，，，，怎样让业界接受新的叙事和设计要领也并非易事。。。。。。。您以为，，，，，，韬定律在短期和恒久面临的最主要挑战是什么？
？？？？ 汪波：现在各人告竣的一个共识是，，，，，，逻辑折叠是全新的设计要领学，，，，，，不再是在平面上举行设计或是在平面设计完之后再堆叠起来，，，，，，而是从一最先就要在三维空间内设计，，，，，，思量每一部分电路是适合放在上层照旧下层。。。。。。。这将带来全新的设计理念，，，，，，学校里教授的设计要领也都面临很大的转变。。。。。。。 另一个重大挑战，，，，，，就是EDA（电子设计自动化）工具的适配问题。。。。。。。涵盖看法设计、详细设计、国界设计和验证的全流程设计工具，，，，，，可能尚有待开发。。。。。。。现有的古板EDA工具是经由了几十年的生长，，，，，，才逐渐形成了一套全流程工具，，，，，，凭证韬定律的设计要领也需要一准时间才华完成EDA工具的适配。。。。。。。 第三个挑战是良率、散热等问题。。。。。。。良率取决于许多方面，，，，，，例如，，，，，，上下层之间的海量互连要求间距必需缩到很是。。。。。。。，，，只有1-2微米，，，，，，甚至小于1微米，，，，，，这就要求毗连线对齐，，，，，，误差很是小。。。。。。。散热也需要做好热治理，，，，，，举行降低热阻等专门的研究。。。。。。。我相信，，，，，，华为肯定已在这些方面做了许多的探索。。。。。。。 视察者网：何庭波在演讲中提到，，，，，，在8086时代，，，，，，行业通过标准化内存总线将处置惩罚器和存储器解耦，，，，，，但AI时代正在逆转这种趋势，，，，，，逻辑和存储正在重新被推向细密的集成。。。。。。。随着韬定律提出，，，，，，未来半导体行业的生长偏向可能爆发什么样的转变？
？？？？ 汪波：进入AI时代后，，，，，，盘算和存储重新靠近，，，，，，确实正成为一种新的趋势，，，，，，如HBM（高带宽内存）就是为了镌汰存储和盘算之间的延迟。。。。。。；；；；幽傻3D折叠手艺，，，，，，着实就是想让盘算和存储在3D空间中更紧凑地堆叠起来，，，，，，进一步缩小盘算和存储之间的距离，，，，，，增进两者之间的融合。。。。。。。 我以为，，，，，，这可能重塑半导体工业的生长偏向。。。。。。。目今，，，，，，盘算和存储的厂商是脱离的，，，，，，最多只是将产品封装在一起。。。。。。。但在融合理念的推动下，，，，，，未来的产品可能在设计阶段就将盘算和存储有机地融合在一起，，，，，，这可能是未来的一个偏向。。。。。。。 视察者网：自摩尔定律于上世纪60年月提出以来，，，，，，它一直是半导体行业的主要准则。。。。。。。您在《芯片简史》中提到，，，，，，摩尔定律不但仅是对纪律的总结，，，，，，更已成为业界的一种“信仰”。。。。。。。但随着指导晶体管缩小的登纳德缩放定律逐渐失效，，，，，，物理层面上的限制似乎已让摩尔定律迫近极限。。。。。。。 华为在论文中提出了韬定律关于τ缩微的展望：微缩因子α与应用场景相关，，，，，，在功耗受限的移动装备中，，，，，，α约为每年1.3倍；；；；在自动驾驶系统中，，，，，，α约为每年1.5倍；；；；在AI系统中，，，，，，α最高可达每年10倍。。。。。。。但通过折叠提高晶体管密度，，，，，，仍然保存物理层面上的限制，，，，，，是否也将使韬定律面临类似摩尔定律的瓶颈？
？？？？ 汪波：在华为宣布韬定律论文后的第二天，，，，，，也就是5月26日下昼，，，，，，华为的手艺专家做了一个报告。。。。。。。在回覆提问时，，，，，，着实也有观众问到这个问题，，，，，，即韬定律的最大极限在那里？
？？？？其时，，，，，，华为的架构师回覆说，，，，，，短期内还没有看到逻辑折叠的界线，，，，，，作为一个工程师，，，，，，他的职责就是在未来遇到新的障碍时去解决这些问题。。。。。。。 韬定律的极限，，，，，，可能更适合留给学术界探讨。。。。。。。我举个例子，，，，，，摩尔定律刚刚提出的时间，，，，，，摩尔也在1965年的论文中提到芯片可能遇到的挑战，，，，，，但没有给出极限。。。。。。。到70年月，，，，，，加州理工学院的卡弗·米德教授做了一个估算，，，，，，以为晶体管尺寸缩小到150纳米就是极限了。。。。。。。我们知道，，，，，，厥后芯片的尺寸缩微逾越了这个数字，，，，，，到本世纪初酿成几十纳米，，，，，，现在还缩小到几纳米。。。。。。。 这就像是人们在剥洋葱一样，，，，，，一层一层地剥开，，，，，，一直发明新的可能。。。。。。。以是这个问题，，，，，，需要留到未往复解答，，，，，，我们可能发明更远的极限在等着我们。。。。。。。 视察者网：近年来，，，，，，美国在半导体等领域针对中国实验的一系列制裁和打压，，，，，，让华为等中国企业更早遇到了这堵“墙”，，，，，，促使中国研究职员先一步举行投资研究并取得突破。。。。。。。在这样一个经济高度全球化、相互相互依存的时代，，，，，，韬定律提出的全新设计准则是否会重塑全球芯片行业名堂？
？？？？ 汪波：现有芯片行业的名堂是高度依赖制造，，，，，，尤其是先进制程工艺。。。。。。。纵然能够设计出很是重大的芯片，，，，，，创意也可能受限于工艺、产能和制造本钱，，，，，，无法获得实现。。。。。。。但韬定律可能重新引发出设计的创意，，，，，，在三维空间中更无邪、更自由地举行有创意的设计，，，，，，可能重新增添设计的价值。。。。。。。 设计的价值在行业中的比重可能有所增添，，，，，，回到与先进制程一律的职位。。。。。。。在这个意义上，，，，，，我以为韬定律会让设计和制造抵达新的平衡，，，，，，从而改变芯片行业的名堂，，，，，，让一些很好的创意在不需要先进制程的情形下也能获得实现，，，，，，同时性能可以媲美使用最先进工艺制造的芯片。。。。。。。 视察者网：华为宣布韬定律的论文后，，，，，，许多美国和欧洲媒体以为，，，，，，中国正探索出一条绕开美国手艺封闭、挣脱对西方半导体装备依赖的自主路径，，，，，，美国的制裁逐渐失去效果。。。。。。。您对中国半导体行业的生长有什么样的展望？
？？？？ 汪波：华为在论文中给出了一个目的，，，，，，预计到2031年，，，，，，基于韬定律的高端芯片晶体管密度将抵达1.4纳米制程的一律水平；；；；到2035年，，，，，，AI系统硬件集成度将增添100倍以上。。。。。。。我以为在接下来这9年时间里，，，，，，海内可以在没有先进光刻机的情形下继续提供高性能的芯片和AI系统，，，，，，为生长高端EUV光刻机争取到一个战略窗口。。。。。。。 汪波：学术界已经在这一方面探索了几十年时间。。。。。。。让我们回首一下半导体生长的历程，，，，，，为什么晶体管能够在20世纪40年月到50年月取代电子管？
？？？？在那时，，，，，，电子管着实就是一个真空的玻璃管，，，，，，除了散热难题、不稳固等问题之外，，，，，，一个要害缺乏就是它没步伐举行尺寸的缩微。。。。。。。电子管再。。。。。。。，，，也有一个玻璃罩，，，，，，需要抽成真空，，，，，，缩小到厘米级之后很难进一步缩微。。。。。。。 一种路径就是继续缩微，，，，，，也就是“延续摩尔”（More Moore），，，，，，虽然难度很是大，，，，，，盈利也逐渐镌汰，，，，，，但尺寸的缩微现在还没有完全阻止。。。。。。；；；Ｉ杏幸惶踔饕肪妒恰袄┱鼓Χ保∕ore than Moore），，，，，，通过类似堆叠的方法，，，，，，继续提高晶体管密度，，，，，，未来会延续一段时间。。。。。。。 若是这两条路径都走欠亨，，，，，，接下来可能就是“逾越摩尔”（Beyond Moore）的路径，，，，，，开发使用新质料的晶体管。。。。。。。现在，，，，，，有一些选项，，，，，，好比使用碳纳米管取代古板的硅质料，，，，，，制成碳纳米管场效应晶体管（CNTFET），，，，，，它的性能很是好，，，，，，但大规模制备比硅质料难题许多。。。。。。。 另一个选项是影象电阻器，，，，，，这是一种基于氧化物半导体、类似晶体管的元件，，，，，，既可以实现开关，，，，，，也可以实现一定的存储和影象。。。。。。。但这种质料同样面临制备和器件一致性等方面的挑战，，，，，，还无法匹配目今处置惩罚器的性能和规模。。。。。。。 以是，，，，，，这些领域的研究主要照旧在学术界举行，，，，，，工业界暂时没有投入大宗的资金和人力，，，，，，可能还在审慎地追踪。。。。。。。关于工业界，，，，，，若是能够使用现有的制程去继续提高晶体管密度，，，，，，他们没有太多的动力去切换到全新的质料。。。。。。？
？？？？赡苤挥械角傲街致肪犊拷咕呈保，，，“逾越摩尔”的第三条路径才会成为主流的选择。。。。。。。